Sun SPARC
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SPARC

Información
Tipo
plataforma
conjunto de instrucciones
Desarrollador Sun Microsystems
Fabricante
Sun Microsystems (adquirido por Oracle Corporation)
Fecha de lanzamiento 1987
Estandarización
Uso Escritorio, Servidores

[editar datos en Wikidata]


Sun UltraSparc II.

SPARC (del inglés Scalable Processor ARChitecture) es una arquitectura RISC big-endian. Es decir, una arquitectura con un conjunto de instrucciones reducidas.

Fue originalmente diseñada por Sun Microsystems en 1985, se basa en los diseños RISC I y II de la Universidad de California en Berkeley que fueron definidos entre los años 1980 y 1982.

La empresa Sun Microsystems diseñó esta arquitectura y la licenció a otros fabricantes como Texas Instruments, Cypress Semiconductor, Fujitsu, LSI Logic entre otros.

SPARC es la primera arquitectura RISC abierta y como tal, las especificaciones de diseño están publicadas, así otros fabricantes de microprocesadores pueden desarrollar su propio diseño.
Una de las ideas innovadoras de esta arquitectura es la ventana de registros que permite hacer fácilmente compiladores de alto rendimiento y una significativa reducción de memoria en las instrucciones load/store en relación con otras arquitecturas RISC. Las ventajas se aprecian sobre todo en programas grandes.
La CPU SPARC está compuesta de una unidad de enteros (IU), que procesa la ejecución básica y una unidad de coma flotante (FPU) que ejecuta las operaciones y cálculos de números reales. La IU y la FPU pueden o no estar integradas en el mismo chip.
Aunque no es una parte formal de la arquitectura, las computadoras basadas en sistemas SPARC de Sun Microsystems tienen una unidad de manejo de memoria (MMU) y un gran caché de direcciones virtuales (para instrucciones y datos) que están dispuestos periféricamente sobre un bus de datos y direcciones de 32 bits.

Principales características[editar]

  • Su característica distintiva es utilizar ventanas de registros.
  • 32 registros de enteros de 32 bits.
  • 16 registros de coma flotante de 64 bits (para el caso de doble precisión) que se pueden utilizar como 32 registros de 32 bits (para precisión simple).
  • Modos de direccionamiento:
    • Inmediato, (constantes de 13 bits).
    • Directo, (offset de 13 bits).
    • Indirecto, (registro + offset de 13 bits o registro + registro).
  • Utiliza instrucciones retardadas (saltos, load y store ).
  • Manejo de memoria:
    • Espacio virtual de 4 Gigabytes.
    • Unidad de manejo de memoria (MMU) que trabaja con páginas de tamaño configurable.

Categorías de Instrucciones[editar]

La arquitectura SPARC tiene cerca de 50 instrucciones enteras, unas pocas más que el anterior diseño RISC, pero menos de la mitad del número de instrucciones enteras del 6800 de Motorola.
Las instrucciones de SPARC se pueden clasificar en cinco categorías:
  • LOAD y STORE (la única manera de acceder a la memoria). Estas instrucciones usan dos registros o un registro y una constante para calcular la dirección de memoria a direccionar.
  • Instrucciones Aritméticas/Lógicas/Shift. Ejecutan operaciones aritméticas, lógicas y de desplazamiento de bits. Estas instrucciones calculan el resultado si es una función de 2 operandos y guardan el resultado en un registro.
  • Operaciones del Coprocesador. La IU extrae las operaciones de coma flotante desde las instrucciones del bus de datos y los coloca en la cola para la FPU. La FPU ejecuta los cálculos de coma flotante con un número fijo en unidad aritmética de coma flotante (el número es dependiente de la aplicación). Las operaciones de coma flotante son ejecutadas concurrentemente con las instrucciones de la IU y con otras operaciones de coma flotante cuando es necesario. La arquitectura SPARC también especifica una interfaz para la conexión de un coprocesador adicional.
  • Instrucciones de Control de Transferencia. Estas incluyen jumps, calls, traps y branches. El control de transferencia es retardado usualmente hasta después de la ejecución de la próxima instrucción, así el pipeline no es vaciado porque ocurre un control de tiempo. De este modo, los compiladores pueden ser optimizados por ramas retardadas.
  • Instrucciones de control de registros Read/Write. Estas instrucciones se incluyen para leer y grabar el contenido de varios registros de control. Generalmente la fuente o destino está implícito en la instrucción.

Ventanas de registros[editar]

Un rasgo único caracteriza al diseño SPARC, es la ventana con solape de registros. El procesador posee mucho más que 32 registros enteros, pero presenta a cada instante 32. Una analogía puede ser creada comparando la ventana de registros con una rueda rotativa. Alguna parte de la rueda siempre está en contacto con el suelo; así al girarla tomamos diferentes porciones de la rueda (el efecto es similar para el overlap de la ventana de registros). El resultado de un registro se cambia a operando para la próxima operación, obviando la necesidad de una instrucción Load y Store extra.
Se acordó para la especificación de la arquitectura, poder tener 32 registros "visibles" divididos en grupos de 8.
  • De r0 a r7, registros GLOBALES.
  • De r7 a r15, registros SALIDA.
  • De r15 a r23, registros LOCALES.
  • De r24 a r31, registros ENTRADA.
Los registros globales son "vistos" por todas las ventanas, los locales son solo accesibles por la ventana actual y los registros de salida se solapan con los registros de entrada de la ventana siguiente (los registros de salida para una ventana deben ponerse como registros de entrada para la próxima, y deben estar en el mismo registro).
El puntero de ventana mantiene la pista de cual ventana es la actualmente activa. Existen instrucciones para "abrir" y "cerrar" ventanas, por ejemplo para una instrucción "call", la ventana de registros gira en sentido anti horario; para el retorno desde una instrucción "call", esta gira en sentido horario.
Una interrupción utiliza una ventana fresca, es decir, abre una ventana nueva. La cantidad de ventanas es un parámetro de la implementación, generalmente 7 u 8.
La alternativa más elaborada para circundar lentamente la ventana de registros es colocar los registros durante el tiempo de compilación. Para lenguajes como C, Pascal, etc., esta estrategia es difícil y consume mucho tiempo. Por lo tanto, el compilador es crucial para mejorar la productividad del programa.
"Recientes investigaciones sugieren que la ventana de registros, encontradas en los sistemas SPARC pero no en otras máquinas RISC comerciales, están en condiciones de proveer excelente rendimiento para lenguajes de desarrollo como Lisp y Smalltalk." (R. Blau, P.Foley, etc. 1984).

Traps y Excepciones[editar]

El diseño SPARC soporta un set total de traps o interrupciones. Son manejados por una tabla que soporta 128 interrupciones de hardware y 128 traps de software. Sin embargo las instrucciones de coma flotante pueden ejecutarse concurrentemente con la instrucciones de enteros, los traps de coma flotante deben ser exactos porque la FPU provee (desde la tabla) las direcciones de las instrucciones que fracasan.

Protección de memoria[editar]

Algunas instrucciones SPARC son privilegiadas y pueden ser ejecutadas únicamente mientras el procesador esta en modo supervisor. Estas instrucciones ejecutadas en modo protegido aseguran que los programas de usuario no sean accidentalmente alterados por el estado de la máquina con respecto a sus periféricos y viceversa. El diseño SPARC también proporciona protección de memoria, que es esencial para las operaciones multitarea.
El SPARC tiene muchas similitudes con el diseño de Berkeley, el RISC II. Semejante al RISC II, él usa una ventana de registros para reducir el número de instrucciones Load y Store.

SPARC según Sun Microsystems[editar]

Hasta hace poco, las arquitecturas RISC tenían un pobre rendimiento con respecto a los cálculos de coma flotante. Por ejemplo, el IBM 801 implementaba las operaciones de coma flotante por software. Los proyectos de Berkeley, RISC I y RISC II, superaban a una VAX 11/780 en cálculos enteros pero NO en aritmética de coma flotante. Esto también es cierto para el procesador de Stanford, el MIPS. Los sistemas SPARC, en cambio, son diseñados para un rendimiento óptimo en los cálculos de coma flotante y soportan precisión simple, doble y extendida en los operandos y en las operaciones como lo especifica la norma 754 del ANSI/IEEE del estándar sobre coma flotante.
El alto rendimiento en los cálculos de coma flotante resulta de la concurrencia de la IU y la FPU. La IU (Integer Unit) hace los "load" y "store" mientras la FPU (Floating Point Unit) ejecuta las operaciones y cálculos.
Los sistemas SPARC consiguen obtener velocidades elevadas como resultado del perfeccionamiento en las técnicas de fabricación de los chips.
El sistema SPARC entrega muy altos niveles de rendimiento. La flexibilidad de la arquitectura hace a los futuros sistemas capaces de obtener muchos mejores tiempos que el de la implementación inicial. Además, la arquitectura abierta hace esto posible por absorber los avances tecnológicos casi tan pronto como estos ocurren.
[cita requerida]

Implementaciones[editar]

SPARC[editar]

  • Primera generación liberada en 1987.
  • Frecuencias de reloj de 16 a 50 MHz.
  • Diseño escalar.

SUPER SPARC[editar]

  • Segunda generación liberada en 1992.
  • Frecuencias de reloj de 33 a 50 MHz.
  • Diseño super escalar

ULTRA SPARC II[editar]

  • Lanzado a mediados de 1996.
  • Arquitectura super escalar de 4 etapas y de 64 bits.
  • Cinco unidades de coma flotante.
  • Velocidades entre 250 y 300 MHz.

Advanced Product Line (APL)[editar]

  • Lanzado a mediados de 2004.
  • Acuerdo comercial entre Sun Microsystems y Fujitsu
  • Arquitectura super escalar compatible con en el diseño SPARC V9 de 64 bits.
  • Velocidades entre 1,35 y 2,7 GHz.
Utilizado por Sun Microsystems, Cray Research, Fujitsu / ICL y otros.

Especificaciones de los microprocesadores SPARC[editar]

Esta tabla contiene las especificaciones de ciertos procesadores SPARC: frecuencia (megahertz), versión de la arquitectura, año de lanzamiento, número de hilos (hilos por núcleo multiplicado por el número de núcleos), proceso de fabricación (nanómetros), número de transistores (millones), tamaño de la matriz (mm2), número de pines de entrada/salida, energía disipada (watts), voltaje y tamaños de las cachés de datos, instrucciones, L2 y L3 (kibibytes).
NombreModeloFrecuencia (MHz)Versión de Arq.AñoTotal de hilosnota 1​Proceso (nm)Transistores (millones)Tamaño matriz (mm²)Pines de ESConsumo (W)Voltaje (V)caché D L1 (KiB)caché I L1 (KiB)caché L2 (KiB)cache L3 (KiB)
SPARC(varios), incluyendo el MB86900nota 2​14,28–40V71987–19921×1=1800–1300~0,1–1.8--160–256----0–128 (unificadas)N/PN/P
microSPARC I (Tsunami)TI TMS390S1040–50V819921×1=18000,8225?2882,5524N/PN/P
SuperSPARC I (Viking)TI TMX390Z50 / Sun STP102033–60V819921×1=18003,1--29314,3516200-2048N/P
SPARCliteFujitsu MB8683x66–108V8E19921×1=1------144, 176--2,5/3,3V-5,0V, 2,5V-3,3V1, 2, 8, 161, 2, 8, 16N/PN/P
hyperSPARC (Colorado 1)Ross RT620A40–90V819931×1=15001,5------5?08128-256N/P
microSPARC II (Swift)Fujitsu MB86904 / Sun STP101260–125V819941×1=15002,323332153,3816N/PN/P
hyperSPARC (Colorado 2)Ross RT620B90–125V819941×1=14001,5------3,308128-256N/P
SuperSPARC II (Voyager)Sun STP102175–90V819941×1=18003,1299--16--16201024-2048N/P
hyperSPARC (Colorado 3)Ross RT620C125–166V819951×1=13501,5------3,308512-1024N/P
TurboSPARCFujitsu MB86907160–180V819961×1=13503,013241673,51616512N/P
UltraSPARC (Spitfire)Sun STP1030143–167V919951×1=14703,831552130nota 3​3,31616512-1024N/P
UltraSPARC (Hornet)Sun STP1030200V919981×1=14205,2265521--3,31616512-1024N/P
hyperSPARC (Colorado 4)Ross RT620D180–200V819961×1=13501,7------3.31616512N/P
SPARC64Fujitsu (HAL)101–118V919951×1=1400--Multichip286503,8128128----
SPARC64 IIFujitsu (HAL)141–161V919961×1=1350--Multichip286643,3128128----
SPARC64 IIIFujitsu (HAL) MBCS70301250–330V919981×1=124017,6240----2,564648192--
UltraSPARC IIs (Blackbird)Sun STP1031250–400V919971×1=13505,414952125nota 4​2,516161024 or 4096none
UltraSPARC IIs (Sapphire-Black)Sun STP1032 / STP1034360–480V919991×1=12505,412652121nota 5​1,916161024–8192N/P
UltraSPARC IIi (Sabre)Sun SME1040270–360V919971×1=13505,4156587211,91616256–2048N/P
UltraSPARC IIi (Sapphire-Red)Sun SME1430333–480V919981×1=12505,4--58721nota 6​1,916162048N/P
UltraSPARC IIe (Hummingbird)Sun SME1701400–500V919991×1=1180 Al----37013nota 7​1,5-1,71616256N/P
UltraSPARC IIi (IIe+) (Phantom)Sun SME1532550–650V920001×1=1180 Cu----37017,61,71616512N/P
SPARC64 GPFujitsu SFCB81147400–563V920001×1=118030,2217----1,81281288192--
SPARC64 GP--600–810V9--1×1=115030,2------1,51281288192--
SPARC64 IVFujitsu MBCS80523450–810V920001×1=1130----------1281282048--
UltraSPARC III (Cheetah)Sun SME1050600V9 / JPS120011×1=1180 Al293301368531,664328192N/P
UltraSPARC III (Cheetah)Sun SME1052750–900V9 / JPS120011×1=1130 Al29--1368--1,664328192N/P
UltraSPARC III Cu (Cheetah+)Sun SME10561002–1200V9 / JPS120011×1=1130 Cu29232136880nota 8​1,664328192none
UltraSPARC IIIi (Jalapeño)Sun SME16031064–1593V9 / JPS120031×1=113087,5206959521,364321024N/P
SPARC64 V (Zeus)Fujitsu1100–1350V9 / JPS120031×1=1130190289269401,21281282048--
SPARC64 V+ (Olympus-B)Fujitsu1650–2160V9 / JPS120041×1=1904002972796511281284096--
UltraSPARC IV (Jaguar)Sun SME11671050–1350V9 / JPS120041×2=21306635613681081,35643216384N/P
UltraSPARC IV+ (Panther)Sun SME1167A1500–2100V9 / JPS120051×2=2902953361368901,16464204832768
UltraSPARC T1 (Niagara)Sun SME19051000–1400V9 / UA 200520054×8=32903003401933721,38163072N/P
SPARC64 VI (Olympus-C)Fujitsu2150–2400V9 / JPS120072×2=490540422--120--128x2128x26144N/P
UltraSPARC T2 (Niagara 2)Sun SME1908A1000–1600V9 / UA 200720078×8=64655033421831951,1–1,58164096N/P
UltraSPARC T2 Plus (Victoria Falls)Sun SME1910A1200–1600V9 / UA 200720088×8=64655033421831--8164096N/P
SPARC64 VII (Jupiter)1​Fujitsu2400–2880V9 / JPS120082×4=865600445--150--64x464x46144N/P
UltraSPARC "RK" (Rock)2​Sun SME18322300V9 / --canceled3​2×16=3265?3962326??32322048?
SPARC64 VIIIfx (Venus)4​5​Fujitsu2000V9 / JPS120091x8=845760513127158?32x832x86144N/P
SPARC T3 (Rainbow Falls)Oracle/Sun1650V9 / UA _?_20108×16=128406​????371?139?8166144none
SPARC64 VII+ (Jupiter-E or M3)7​8​Fujitsu2667-3000V9 / JPS120102x4=865---160-64x464x412288N/P
MCST-4RMCST (Russia)750-1000V920101x4=490150115-15132162048N/P
SPARC T4 (Yosemite Falls)9​Oracle2850-3000V9 / OSA2011?20118×8=6440855403?240?16x816x8128x84096
SPARC64 IXfx10​11​Fujitsu1850V9 / JPS1?20121x16=164018704841442110?32x1632x1612288N/P
SPARC64 XFujitsu????-3000V9 / JPS20122x16=32282950587,51500??64x1664x1624576N/P
SPARC T5Oracle3600V9 / OSA2011?20138×16=12828?????16x816x8128x168192
SPARC M5Oracle3600V9 / OSA2011?20138×6=4828?????16x616x6128x649152
SPARC M6Oracle3600V9 / OSA2011?20138×12=9628?????16x1216x12128x1249152
Nombre (codename)ModeloFrecuencia (MHz)Versión Arq.AñoTotal de hilosnota 1​Proceso (nm)Transistores (millions)Tamaño matriz (mm²)Pines de ESConsumo (W)Voltaje (V)caché D L1 (KiB)caché I L1 (KiB)caché L2 (KiB)cache L3 (KiB)
Notas:
  1. ↑ Saltar a:a b hilos por núcleo × número de núcleos
  2. ↑ Varias implementaciones del SPARC V7 fueron producidas por Fujitsu, LSI Logic, Weitek, Texas Instruments y Cypress. Un procesador SPARC V7 generalmente consiste de varios CI discretos, usualmente comprendiendo una unidad de enteros (IU), una unidad de coma flotante (FPU), una unidad de gestión de memoria (MMU) y la memoria caché.
  3. ↑ a 167 MHz
  4. ↑ a 250 MHz
  5. ↑ a 400 MHz
  6. ↑ a 440 MHz
  7. ↑ máximo a 500 MHz
  8. ↑ a 900 MHz

Enlaces externos[editar]

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  2. ↑ Error en la cita: Etiqueta <ref> no válida; no se ha definido el contenido de las referencias llamadas sun-rock-whitepaper
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  5. ↑ Error en la cita: Etiqueta <ref> no válida; no se ha definido el contenido de las referencias llamadas inquirer-fujitsu-fastest
  6. ↑ Error en la cita: Etiqueta <ref> no válida; no se ha definido el contenido de las referencias llamadas oracle-t3-whitepaper
  7. ↑ Error en la cita: Etiqueta <ref> no válida; no se ha definido el contenido de las referencias llamadas register-t4-next-year
  8. ↑ Error en la cita: Etiqueta <ref> no válida; no se ha definido el contenido de las referencias llamadas fujitsu-m-whitepaper
  9. ↑ Error en la cita: Etiqueta <ref> no válida; no se ha definido el contenido de las referencias llamadas register-oracle-t4
  10. ↑ Error en la cita: Etiqueta <ref> no válida; no se ha definido el contenido de las referencias llamadas fujitsu-s64ixfx
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